集成电路设计复习题
绪论
1． 画出集成电路设计与制造的主要流程框架。 2． 集成电路分类情况如何？
集成电路设计
1． 层次化、结构化设计概念，集成电路设计域和设计层次
2． 什么是集成电路设计？ 集成电路设计流程。 (三个设计步骤：系统功能设计 逻辑和电路设计 版
图设计)
3． 模拟电路和数字电路设计各自的特点和流程 4． 版图验证和检查包括哪些内容？如何实现？
5． 版图设计规则的概念，主要内容以及表示方法。为什么需要指定版图设计规则？ 6． 集成电路设计方法分类？ (全定制、半定制、 PLD) 7． 标准单元 / 门阵列的概念，优点 /缺点，设计流程 8． PLD设计方法的特点， FPGA/CPLD的概念
9． 试述门阵列和标准单元设计方法的概念和它们之间的异同点。 10． 标准单元库中的单元的主要描述形式有哪些？分别在
成电路的可测性设计是指什么？
IC设计的什么阶段应用？ 11．集
Soc设计复习题
1. 什么是 SoC？
2. SoC设计的发展趋势及面临的挑战？ 3. SoC设计的特点 ?
4. SoC设计与传统的 ASIC设计最大的不同是什么？ 5. 什么是软硬件协同设计？ 6. 常用的可测性设计方法有哪些？ 7. IP 的基本概念和 IP分类 8. 什么是可综合 RTL代码 ?
9. 么是同步电路，什么是异步电路，各有什么特点？ 10. 逻辑综合的概念。
11. 什么是触发器的建立时间( Setup Time )，试画图进行说明。 12. 什么是触发器的保持时间( Hold Time )，试画图进行说明。 13. 什么是验证，什么是测试，两者有何区别？ 14. 试画图简要说明扫描测试原理。
绪论
1、画出集成电路设计与制造的主要流程框架。
2、集成电路分类情况如何？
双极 型
PMOS
单 片集成
按 结构 分 类
电 M路OS 型
NMOS CMOS
B iMOS 型
B iCMOS
B iMOS
混合集成
集成
厚路膜混合集电 成 膜混合集薄路
成
电 路
电 路
电路
按 规 模分
SSI MSI LSI VLSI ULSI
类
GSI
数 字 电
按功能分 类模 拟电
数 字模 拟 混合 电 路 按 应 用 领 域分 类
组 路
时
路路路
合 逻辑电 序 逻辑电 性 电 路 线 性 电 路
路 路
线 非
集成电路设计
1． 层次化、结构化设计概念，集成电路设计域和设计层次 分层分级设计和模块化设计．
将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，
这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最
终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的 单元逐级组织起复杂的系统。
从层次和域表示分层分级设计思想
域：行为域：集成电路的功能 结构域：集成电路的逻辑和电路组成 物理域：集成
电路掩膜版的几何特性和物理特性的具体实现 层次：系统级、算法级、寄存器传输级 （也称 RTL级 ）、 逻辑级与电路级 2． 什么是集成电路设计？集成电路设计流程，
根据电路功能和性能的要求， 在正确选择系统配置、 电路形式、器件结构、 工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设 计周期，以保证全局优化，设计出满足要求的集成电路。
三个设计步骤：系统功能设计，逻辑和电路设计，版图设计 3． 模拟电路和数字电路设计各自的特点和流程
A.数字电路： RTL级描述
逻辑综合 （Synopsys,Ambit） 逻辑网表
逻辑模拟与验证，时序分析和优化
难以综合的： 人工设计后进行原理图输入，再进行逻辑模拟
电路实现 （包括满足电路性能要求 电路结构和元件参数 ）： 调用单元库完成；
没有单元库支持：对各单元进行电路设计，通过电路模拟与分析，预 测电路
的直流、交流、瞬态等特性，之 后再根据模拟结果反复修改器 件参数，直到获得满意的结果。由此可形成用户自己的单元库；
单元库：一组单元电路的集合；
经过优化设计、 并通过设计规则检查和反复工艺验证， 能正确反映所 需的
逻辑和电路功能以及性能，适 合于工艺制备，可达到最大的成品 率。
单元库由厂家 （Foundary）提供，也可由用户自行建立
B. 模拟电路：尚无良好的综合软件 RTL级仿真通过后，根据设计经验进行电路设计 原理图输入 电路模拟与验证 模拟单元库
逻辑和电路设计的输出： 网表（元件及其连接关系） 或逻辑图、 电路图。 软件支持：原理图软件、 逻辑综合、逻辑模拟、电路模拟、时序分析等软 件 （EDA 软件系统中已集成 ）。 4．集成电路设计方法分类
全定制、半定制、 PLD
5． 标准单元 /门阵列的概念，优点 / 缺点，设计流程 门阵列：（设计流程）
概念：形状和尺寸完全相同 的单元排列成阵列， 每个单元内 部含有若干器件，单元之间留有 布线通道，通道宽度和位置固定， 并预先完成接触孔和连线以外 的芯片加工步骤，形成母片 根据不同的应用，设计出 不同的接触孔版和金属连线版， 单元内部连线
及单元间连线实 现所需电路功能 采用母片半定制技术 门阵列方法的设计特点： 设计周期短，设计成本低，适 合设计适当规模、中等性能、 要求设计时间短、数量相对较 少的电路 不足：设计灵活性较低；门利用率低；芯片面积浪费 ;速度较低；功耗
较大。
标准单元：（设计流程）
一种库单元设计方法，属基于 单元的布图方法
需要全套掩膜版：定制方法 概念：从标准单元库中调用事 先经过精心设计的逻辑单元，并排 列成行，行间留有可调整的布线通 道，再按功能要求将各内部单元以 及输入/输出单元连接起来，形成 所需的专用电路
芯片布局：芯片中心是单元 区，输入 / 输出单元和压焊块在芯
片四周，基本单元具有等高不等宽的结构，布线通道区没有宽度的限制， 利于实现优化布线。
SC方法特点：需要全套掩膜版，属于定制设计方法 门阵列方法：合适的母片，固定的单元数、压焊块数和通道间距 标准单元方法：可变的单元数、压焊块数、通道间距，布局布线的自由度增大
较高的芯片利用率和连线布通率
依赖于标准单元库， SC库建立需较长的周期和较高的成本，尤 其工艺更新时 适用于中批量或者小批量但是性能要求较高的芯片设计
6． PLD设计方法的特点， FPGA/CPLD的概念 概念：用户通过生产商提供的通用器件自行进行现场编程和制造， 或者通 过对与或矩阵进行掩膜编程，得到所需的专用集成电路
编程方式：
现场编程：采用熔断丝、电写入等方法对已制备好的 PLD器件实现编程， 不需要微电子
工艺，利用相应的开发工具就可完成设计，有些 PLD可多次擦 除，易于系统和电路设计。
掩膜编程：通过设计掩膜版图来实现所需的电路功能， 但由于可编程逻辑 器件的规则结构，设计及验证比较容易实现。
PLD和 FPGA设计方法的特点
现场编程：
功能、逻辑设计 网表 编程文件
PLD器件 硬件编程器 编程软件
掩膜编程： PLA版图自动生成系统，可以从网表直接得到掩膜版图 设计周期短，设计效率高，有些可多次擦除，适合新产品开发 FPGA与 CPLD的区别： 1、 CPLD FPGA 内部结构 Product－term Look－up Table 外程序存储 内部 EEPROM SRAM， 资源类型 挂 EEPROM 触发器资
组合电路资源丰富 集成度 低 源丰富 高 能完成比较使用场合 完成控制逻辑 复杂的算法 快 EAB，速度 慢 锁相环 一般不能保密 其他资源 － 保密性 可加密
2、 FPGA采用 SRAM进行功能配置，可重复编程，但系统掉电后， SRAM 中的数据丢失。因
此，需在 FPGA外加 EPROM，将配置数据写入其中，系统 每次上电自动将数据引入 SRAM中。
CPLD器件一般采用 EEPROM存储技术，可重复编程，并且系统掉电后， EEPROM中的数据不会丢失，适于数据的保密。
3、FPGA器件含有丰富的触发器资源， 易于实现时序逻辑， 如果要求实现 较复杂的组合电路则需要几个 CLB结合起来实现。
CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源 相对较少。
4、FPGA为细粒度结构，CPLD为粗粒度结构。FPGA内部有丰富连线资源， CLB分块较小，芯片的利用率较高。
CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主 要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此 CPLD 利用率较 FPGA器件低。
5、FPGA为非连续式布线， CPLD为连续式布线。 FPGA器件在每次编程时
实现的逻辑功能一样，但走的路线不同，因此延时不易控制，要求开发软件 允许工程师对关键的路线给予限制。 CPLD每次布线路径一样， CPLD的连续式 互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连。连续式 互连结构消除了分段式互连结构在定时上的差异，并在逻辑单元之间提供快 速且具有固定延时的通路。 CPLD的延时较小。
7． 试述门阵列和标准单元设计方法的概念和它们之间的异同点。 门阵列设计方法：半定
制 标准单元设计方法：定制
8． 标准单元库中的单元的主要描述形式有哪些？分别在 IC 设计的什么阶段应 用？
标准单元库：标准单元库中的单元是用人工优化设计的，力求达到最小 的面积和最好的性能，完成设计规则检查和电学验证 描述电路单元在不同层级的属性的一组数据 逻辑符号（ L）：单元名称与符号、 I/O 端：用于逻 功能描述 电路结构、电学指标 拓扑版图（ O）：拓扑单元名、单元宽度高度、 I/O 掩膜版图（ A）
不同设计阶段调用不同描述
9． 集成电路的可测性设计是指什么？ 可测性设计是在尽可能
少地增加附加引线脚和附加电路，并使芯片性能 损失最小的情况下，满足电路可控制性和可观察性的要求 可控制：从输入端将芯片内部逻辑电路置于指定状态 可观察：直接或间接地从外部观察内部电路的状态
SOC设计复习题
1. 什么是 SoC？
包括一个或多个计算“引擎” （微处理器 /微控制器 /数字信号处理器） 、至少十万门的逻辑和 相当数量的存储器。
2.SoC设计的发展趋势及面临的挑战？
3.SoC 设计的特点 ?
一个完整的 SoC设计包括系统结构设计（也称为架构设计） ，软件结构设计和 ASIC设计（硬 件设计）。 （不太确定）
4.SoC 设计与传统的 ASIC设计最大的不同是什么？
A．SoC设计更需要了解整个系统 的应用，定义出合理的芯片架构，使得软硬件配合达到 系统最佳工作状
态。因而，软硬件协同设计被越来越多地采用。
B．SoC设计是以 IP 复用或更大的平台复用为基础的。 因而， 基于 IP 复用的设计是硬件实 现的特点。
5. 什么是软硬件协同设计？
软硬件协同设计指的是软硬件的设计同步进行，在系统的初始阶段，两者就紧密相连。 （下面这种描述方法是从百度上来的） 软硬件协同设计是指对系统中的软硬件部分使用统 的描述和工具进行集成开发 ,可完成全系统的设计验证并跨越软硬件界面进行系统优化。
6. 常用的可测性设计方法有哪些？
内部扫描测试设计，自动测试矢量生成，存储器内建自测试，边界扫描测试
7.IP 的基本概念和 IP 分类
IP是知识产权的意思，指一种事先定义，经验证可以重复使用的，能完成某些功能的组块， 在集成电路行业
里， IP通常是指硅知识产权（ Silicon Intellectual Property ），即 IP 核。 依设计流程区分：软核、硬核、固核
依差异化程度来区分：基础 IP、标准 IP、明星 IP
8. 什么是可综合 RTL代码?
输入为可综合的 RTL代码、约束条件和单元库(即工艺库) ，输出的是门级网表。 (不知道是 不是这么回答)
9. 什么是同步电路，什么是异步电路，各有什么特点？
同步电路，即电路中的所有受时钟控制的单元， 全部由一个统一的全局时钟控制。
全异步设计跟同步设计最大的不同就是它的电路中的数据传输可以在任何时候发生， 电路中 没有一个全局的或局部的控制时钟。
如触发器 ( Flip Flop)或寄存器( Register)，
同步电路 优 点异步电路 1、在同步设计中， EDA工具可以保证电 路系统的时序收敛，有效避免了电路设 计中竞争冒险现象 1、模块化特性突出 2、对信号的延迟不敏感 3、没有时钟偏斜问题
2 由于触发器只有在时钟边缘才改变取 4、有潜在的高性能特性 5、好的电磁兼容性 6、具有低功耗的特性 1、设计复杂 2、缺少相应的 EDA工具的支持 3、在大规模集成电路设计中应避免采用 异步电路设计 值，很大限度地减少了整个电路受毛刺 和噪声影响的可能 缺 点1、 时钟偏斜( Clock Skew) 2、时钟树综合， 需要加入大量的延迟单 元，使得电路的面积和功耗大大增加
3、时钟抖动( Clock Jitter) 10. 逻辑综合的概念。
逻辑综合是指使用 EDA 工具把由硬件描述语言设计的电路自动转换成特定工艺下的网表， 即从 RTL级的
HDL 描述通过编译与优化产生符合约束条件的门级网表。
11. 什么是触发器的建立时间( Setup Time)，试画图进行说明
指的是时钟信号变化之前数据保持不变的时间
12. 什么是触发器的保持时间( Hold Time)，试画图进行说明
指的是时钟信号变化之后数据保持不变的时间
13. 什么是验证，什么是测试，两者有何区别？ 验证：在设计过程中确认所设计的正确性 通过软
件仿真、硬件模拟和形式验证等方法进行 在流片之前要做的。
测试：检测芯片是否存在制造或封装过程中产生的缺陷。 采用测试设备进行检查
区别： 1、验证的目的是用来检查电路的功能是否正确，对设计负责。 测试的目的则主要是检查芯片制造过程中的缺陷，对器件的质量负责。 2、验证基于事件或时钟驱动。
测试则是基于故障模型的。
14. 试画图简要说明扫描测试原理
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