FPGA普通引脚皮配置为时钟输入管脚

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热心网友

如果第二块FPGA的时钟是全局时钟信号，是不建议这么用的，因为普通管脚的驱动能力和延时都比时钟管脚差很多。一定要用的话就直接接进去好了，但是负载很大的情况下时钟延时会很厉害。追问但是我需要这个输入用作PLL的输入呢？

追答可以的！PLL出来的时钟可以直接连到全局时钟的输入端的。

热心网友

在多时钟系统里就需要用到多个时钟引脚啊！所谓的时钟引脚其实就是一个输入驱动器，因为时钟需要驱动的电路多，负载大，又需要延时小，所以需要大的驱动能力。芯片提供的几个全局时钟引脚没有区别，可以随便选择用，方便pcb走线就可以了。

热心网友

直接用就好了，可能没有专门的时钟输入管脚到各个寄存器的速度快，但是如果要求不高的话没问题。追问需要用作PLL的输入。。。。

追答你不能在第一块上先做倍频在给第二块吗？

热心网友

需要使用PLL的话，一定要将时钟接到专用的时钟管脚上

热心网友

PLL的使用需要专用时钟管脚，如果没有连接到，或者硬件设计时没有预先做连接，那么只能飞线了。